DuoS/SDK_SG200x_V2
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SDK_SG200x_V2/linux_5.10/sound/soc/codecs/cv181xadac.h
carbon 0545e9dc6d init version 2024-05-07 
commit d1edce71135cc6d98c0a4b5729774542b676e769
Author: sophgo-forum-service <forum_service@sophgo.com>
Date:   Fri Mar 15 16:07:33 2024 +0800

    [fix] recommend using ssh method to clone repo.
    [fix] fix sensor driver repo branch name.
2024-05-07 19:36:36 +08:00

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/* SPDX-License-Identifier: GPL-2.0-or-later
* CV1835 ADC driver on CVITEK CV1835
*
* Copyright 2019 CVITEK
*
* Author: EthanChen
*
*/
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#define AUDIO_PHY_REG_GSTEPL_RXPGA 0x110
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#define AUDIO_PHY_REG_G6DBR_RXPGA 0x110
#define AUDIO_PHY_REG_G6DBR_RXPGA_OFFSET 29
#define AUDIO_PHY_REG_G6DBR_RXPGA_MASK 0x20000000
#define AUDIO_PHY_REG_G6DBR_RXPGA_BITS 0x1
#define AUDIO_PHY_REG_GAINR_RXADC 0x110
#define AUDIO_PHY_REG_GAINR_RXADC_OFFSET 30
#define AUDIO_PHY_REG_GAINR_RXADC_MASK 0xc0000000
#define AUDIO_PHY_REG_GAINR_RXADC_BITS 0x2
#define AUDIO_PHY_REG_ADC_VOLL_MASK 0xffff
#define AUDIO_PHY_REG_ADC_VOLR_MASK 0xffff0000
#define DAC_VOL_L_MASK 0x000001FF
#define CV181X_DAC_VOL_STEP 0x8
#define DAC_VOL_L(V) (V == 0 ? 0 : (V * CV181X_DAC_VOL_STEP) - 1)
#define DAC_VOL_R(V) ((V == 0 ? 0 : (V * CV181X_DAC_VOL_STEP) - 1) << 16)
#define ADC_VOL_GAIN_0 0x0001 /* 0dB */
#define ADC_VOL_GAIN_1 0x0002 /* 2dB */
#define ADC_VOL_GAIN_2 0x0004 /* 4dB */
#define ADC_VOL_GAIN_3 0x0008 /* 6dB */
#define ADC_VOL_GAIN_4 0x0010 /* 8dB */
#define ADC_VOL_GAIN_5 0x0020 /* 10dB */
#define ADC_VOL_GAIN_6 0x0040 /* 12dB */
#define ADC_VOL_GAIN_7 0x0080 /* 14dB */
#define ADC_VOL_GAIN_8 0x0100 /* 16dB */
#define ADC_VOL_GAIN_9 0x0200 /* 18dB */
#define ADC_VOL_GAIN_10 0x0400 /* 20dB */
#define ADC_VOL_GAIN_11 0x0800 /* 22dB */
#define ADC_VOL_GAIN_12 0x1000 /* 24dB */
#define ADC_VOL_GAIN_13 0x2400 /* 26dB */
#define ADC_VOL_GAIN_14 0x2800 /* 28dB */
#define ADC_VOL_GAIN_15 0x3000 /* 30dB */
#define ADC_VOL_GAIN_16 0x6400 /* 32dB */
#define ADC_VOL_GAIN_17 0x6800 /* 34dB */
#define ADC_VOL_GAIN_18 0x7000 /* 36dB */
#define ADC_VOL_GAIN_19 0xA400 /* 38dB */
#define ADC_VOL_GAIN_20 0xA800 /* 40dB */
#define ADC_VOL_GAIN_21 0xB000 /* 42dB */
#define ADC_VOL_GAIN_22 0xE400 /* 44dB */
#define ADC_VOL_GAIN_23 0xE800 /* 46dB */
#define ADC_VOL_GAIN_24 0xF000 /* 48dB */
#define ADC_VOL_L(V) (ADC_VOL_GAIN_##V)
#define ADC_VOL_R(V) (ADC_VOL_GAIN_##V << 16)
#define AUDIO_PHY_REG_GAINL_STATUS 0x114
#define AUDIO_PHY_REG_GAINL_STATUS_OFFSET 0
#define AUDIO_PHY_REG_GAINL_STATUS_MASK 0xffff
#define AUDIO_PHY_REG_GAINL_STATUS_BITS 0x10
#define AUDIO_PHY_REG_GAINR_STATUS 0x114
#define AUDIO_PHY_REG_GAINR_STATUS_OFFSET 16
#define AUDIO_PHY_REG_GAINR_STATUS_MASK 0xffff0000
#define AUDIO_PHY_REG_GAINR_STATUS_BITS 0x10
#define AUDIO_PHY_REG_MUTEL_RXPGA 0x118
#define AUDIO_PHY_REG_MUTEL_RXPGA_OFFSET 0
#define AUDIO_PHY_REG_MUTEL_RXPGA_MASK 0x1
#define AUDIO_PHY_REG_MUTEL_RXPGA_BITS 0x1
#define AUDIO_PHY_REG_MUTER_RXPGA 0x118
#define AUDIO_PHY_REG_MUTER_RXPGA_OFFSET 1
#define AUDIO_PHY_REG_MUTER_RXPGA_MASK 0x2
#define AUDIO_PHY_REG_MUTER_RXPGA_BITS 0x1
#define AUDIO_PHY_REG_DIFF_EN_RXPGA 0x118
#define AUDIO_PHY_REG_DIFF_EN_RXPGA_OFFSET 16
#define AUDIO_PHY_REG_DIFF_EN_RXPGA_MASK 0x10000
#define AUDIO_PHY_REG_DIFF_EN_RXPGA_BITS 0x1
#define AUDIO_PHY_REG_TRISTATE_RXPGA 0x118
#define AUDIO_PHY_REG_TRISTATE_RXPGA_OFFSET 17
#define AUDIO_PHY_REG_TRISTATE_RXPGA_MASK 0x20000
#define AUDIO_PHY_REG_TRISTATE_RXPGA_BITS 0x1
#define AUDIO_PHY_REG_MUTEL_ON 0x1
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#define AUDIO_PHY_REG_MUTER_ON 0x2
#define AUDIO_PHY_REG_MUTER_OFF 0xFFFFFFFD
#define AUDIO_PHY_REG_ADDI_RXADC 0x11c
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#define AUDIO_PHY_REG_CKSEL_RXADC_OFFSET 1
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#define AUDIO_PHY_REG_EN_ASAR_I_RXADC 0x11c
#define AUDIO_PHY_REG_EN_ASAR_I_RXADC_OFFSET 2
#define AUDIO_PHY_REG_EN_ASAR_I_RXADC_MASK 0x4
#define AUDIO_PHY_REG_EN_ASAR_I_RXADC_BITS 0x1
#define AUDIO_PHY_REG_EN_ASAR_Q_RXADC 0x11c
#define AUDIO_PHY_REG_EN_ASAR_Q_RXADC_OFFSET 3
#define AUDIO_PHY_REG_EN_ASAR_Q_RXADC_MASK 0x8
#define AUDIO_PHY_REG_EN_ASAR_Q_RXADC_BITS 0x1
#define AUDIO_PHY_REG_DEM_TYPE_RXADC 0x11c
#define AUDIO_PHY_REG_DEM_TYPE_RXADC_OFFSET 4
#define AUDIO_PHY_REG_DEM_TYPE_RXADC_MASK 0x30
#define AUDIO_PHY_REG_DEM_TYPE_RXADC_BITS 0x2
#define AUDIO_PHY_REG_CTUNE_RXADC 0x11c
#define AUDIO_PHY_REG_CTUNE_RXADC_OFFSET 8
#define AUDIO_PHY_REG_CTUNE_RXADC_MASK 0xf00
#define AUDIO_PHY_REG_CTUNE_RXADC_BITS 0x4
#define RXADC_CTUNE_MCLK_4096 (0xF << AUDIO_PHY_REG_CTUNE_RXADC_OFFSET)
#define RXADC_CTUNE_MCLK_5644 (0xA << AUDIO_PHY_REG_CTUNE_RXADC_OFFSET)
#define RXADC_CTUNE_MCLK_8192 (0x4 << AUDIO_PHY_REG_CTUNE_RXADC_OFFSET)
#define RXADC_CTUNE_MCLK_11298 (0xD << AUDIO_PHY_REG_CTUNE_RXADC_OFFSET)
#define RXADC_CTUNE_MCLK_12288 (0xC << AUDIO_PHY_REG_CTUNE_RXADC_OFFSET)
#define RXADC_CTUNE_MCLK_16384 (0x8 << AUDIO_PHY_REG_CTUNE_RXADC_OFFSET)
#define AUDIO_PHY_REG_EN_DITHER_RXADC 0x11c
#define AUDIO_PHY_REG_EN_DITHER_RXADC_OFFSET 12
#define AUDIO_PHY_REG_EN_DITHER_RXADC_MASK 0x1000
#define AUDIO_PHY_REG_EN_DITHER_RXADC_BITS 0x1
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#define AUDIO_PHY_REG_RSTSDM_RXADC_OFFSET 13
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#define AUDIO_PHY_REG_RSTSDM_RXADC_BITS 0x1
#define AUDIO_PHY_REG_EN_VCMT_RXADC 0x11c
#define AUDIO_PHY_REG_EN_VCMT_RXADC_OFFSET 14
#define AUDIO_PHY_REG_EN_VCMT_RXADC_MASK 0x4000
#define AUDIO_PHY_REG_EN_VCMT_RXADC_BITS 0x1
#define AUDIO_PHY_REG_VLDO0P9_RXADC 0x11c
#define AUDIO_PHY_REG_VLDO0P9_RXADC_OFFSET 16
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#define AUDIO_PHY_REG_VLDO0P9_RXADC_BITS 0x2
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#define AUDIO_PHY_REG_VLDO12_RXADC_OFFSET 18
#define AUDIO_PHY_REG_VLDO12_RXADC_MASK 0xc0000
#define AUDIO_PHY_REG_VLDO12_RXADC_BITS 0x2
#define AUDIO_PHY_REG_RNLVL_RXADC 0x11c
#define AUDIO_PHY_REG_RNLVL_RXADC_OFFSET 20
#define AUDIO_PHY_REG_RNLVL_RXADC_MASK 0x300000
#define AUDIO_PHY_REG_RNLVL_RXADC_BITS 0x2
#define AUDIO_PHY_REG_DA_EN_RXPGA_STATUS 0x120
#define AUDIO_PHY_REG_DA_EN_RXPGA_STATUS_OFFSET 0
#define AUDIO_PHY_REG_DA_EN_RXPGA_STATUS_MASK 0x1
#define AUDIO_PHY_REG_DA_EN_RXPGA_STATUS_BITS 0x1
#define AUDIO_PHY_REG_DA_END2US_RXPGA_STATUS 0x120
#define AUDIO_PHY_REG_DA_END2US_RXPGA_STATUS_OFFSET 1
#define AUDIO_PHY_REG_DA_END2US_RXPGA_STATUS_MASK 0x2
#define AUDIO_PHY_REG_DA_END2US_RXPGA_STATUS_BITS 0x1
#define AUDIO_PHY_REG_DA_EN_RXADC_STATUS 0x120
#define AUDIO_PHY_REG_DA_EN_RXADC_STATUS_OFFSET 2
#define AUDIO_PHY_REG_DA_EN_RXADC_STATUS_MASK 0x4
#define AUDIO_PHY_REG_DA_EN_RXADC_STATUS_BITS 0x1
#define AUDIO_PHY_REG_DA_EN_AUDBIAS_STATUS 0x120
#define AUDIO_PHY_REG_DA_EN_AUDBIAS_STATUS_OFFSET 3
#define AUDIO_PHY_REG_DA_EN_AUDBIAS_STATUS_MASK 0x8
#define AUDIO_PHY_REG_DA_EN_AUDBIAS_STATUS_BITS 0x1
#define AUDIO_PHY_REG_AD_DOL_RXADC 0x120
#define AUDIO_PHY_REG_AD_DOL_RXADC_OFFSET 16
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#define AUDIO_PHY_REG_AD_DOR_RXADC 0x120
#define AUDIO_PHY_REG_AD_DOR_RXADC_OFFSET 20
#define AUDIO_PHY_REG_AD_DOR_RXADC_MASK 0x700000
#define AUDIO_PHY_REG_AD_DOR_RXADC_BITS 0x3
#define AUDIO_PHY_REG_TESTEN_AUDBIAS 0x124
#define AUDIO_PHY_REG_TESTEN_AUDBIAS_OFFSET 0
#define AUDIO_PHY_REG_TESTEN_AUDBIAS_MASK 0x1
#define AUDIO_PHY_REG_TESTEN_AUDBIAS_BITS 0x1
#define AUDIO_PHY_REG_TESTEN_RXPGA 0x124
#define AUDIO_PHY_REG_TESTEN_RXPGA_OFFSET 1
#define AUDIO_PHY_REG_TESTEN_RXPGA_MASK 0x2
#define AUDIO_PHY_REG_TESTEN_RXPGA_BITS 0x1
#define AUDIO_PHY_REG_TSEL_RXADC 0x124
#define AUDIO_PHY_REG_TSEL_RXADC_OFFSET 2
#define AUDIO_PHY_REG_TSEL_RXADC_MASK 0xc
#define AUDIO_PHY_REG_TSEL_RXADC_BITS 0x2
#define AUDIO_PHY_REG_AUD_VREF_FC 0x124
#define AUDIO_PHY_REG_AUD_VREF_FC_OFFSET 8
#define AUDIO_PHY_REG_AUD_VREF_FC_MASK 0x100
#define AUDIO_PHY_REG_AUD_VREF_FC_BITS 0x1
#define AUDIO_PHY_REG_DA_EN_RXPGA_OW_VAL 0x128
#define AUDIO_PHY_REG_DA_EN_RXPGA_OW_VAL_OFFSET 0
#define AUDIO_PHY_REG_DA_EN_RXPGA_OW_VAL_MASK 0x1
#define AUDIO_PHY_REG_DA_EN_RXPGA_OW_VAL_BITS 0x1
#define AUDIO_PHY_REG_DA_END2US_RXPGA_OW_VAL 0x128
#define AUDIO_PHY_REG_DA_END2US_RXPGA_OW_VAL_OFFSET 1
#define AUDIO_PHY_REG_DA_END2US_RXPGA_OW_VAL_MASK 0x2
#define AUDIO_PHY_REG_DA_END2US_RXPGA_OW_VAL_BITS 0x1
#define AUDIO_PHY_REG_DA_EN_RXADC_OW_VAL 0x128
#define AUDIO_PHY_REG_DA_EN_RXADC_OW_VAL_OFFSET 2
#define AUDIO_PHY_REG_DA_EN_RXADC_OW_VAL_MASK 0x4
#define AUDIO_PHY_REG_DA_EN_RXADC_OW_VAL_BITS 0x1
#define AUDIO_PHY_REG_DA_EN_AUDBIAS_OW_VAL 0x128
#define AUDIO_PHY_REG_DA_EN_AUDBIAS_OW_VAL_OFFSET 3
#define AUDIO_PHY_REG_DA_EN_AUDBIAS_OW_VAL_MASK 0x8
#define AUDIO_PHY_REG_DA_EN_AUDBIAS_OW_VAL_BITS 0x1
#define AUDIO_PHY_REG_DA_EN_RXPGA_OW_EN 0x128
#define AUDIO_PHY_REG_DA_EN_RXPGA_OW_EN_OFFSET 16
#define AUDIO_PHY_REG_DA_EN_RXPGA_OW_EN_MASK 0x10000
#define AUDIO_PHY_REG_DA_EN_RXPGA_OW_EN_BITS 0x1
#define AUDIO_PHY_REG_DA_END2US_RXPGA_OW_EN 0x128
#define AUDIO_PHY_REG_DA_END2US_RXPGA_OW_EN_OFFSET 17
#define AUDIO_PHY_REG_DA_END2US_RXPGA_OW_EN_MASK 0x20000
#define AUDIO_PHY_REG_DA_END2US_RXPGA_OW_EN_BITS 0x1
#define AUDIO_PHY_REG_DA_EN_RXADC_OW_EN 0x128
#define AUDIO_PHY_REG_DA_EN_RXADC_OW_EN_OFFSET 18
#define AUDIO_PHY_REG_DA_EN_RXADC_OW_EN_MASK 0x40000
#define AUDIO_PHY_REG_DA_EN_RXADC_OW_EN_BITS 0x1
#define AUDIO_PHY_REG_DA_EN_AUDBIAS_OW_EN 0x128
#define AUDIO_PHY_REG_DA_EN_AUDBIAS_OW_EN_OFFSET 19
#define AUDIO_PHY_REG_DA_EN_AUDBIAS_OW_EN_MASK 0x80000
#define AUDIO_PHY_REG_DA_EN_AUDBIAS_OW_EN_BITS 0x1
#define AUDIO_PHY_REG_GPIO_IEN 0x12c
#define AUDIO_PHY_REG_GPIO_IEN_OFFSET 0
#define AUDIO_PHY_REG_GPIO_IEN_MASK 0xf
#define AUDIO_PHY_REG_GPIO_IEN_BITS 0x4
#define AUDIO_PHY_REG_GPIO_DRV 0x12c
#define AUDIO_PHY_REG_GPIO_DRV_OFFSET 4
#define AUDIO_PHY_REG_GPIO_DRV_MASK 0xf0
#define AUDIO_PHY_REG_GPIO_DRV_BITS 0x4
#define AUDIO_PHY_REG_GPIO_C 0x12c
#define AUDIO_PHY_REG_GPIO_C_OFFSET 16
#define AUDIO_PHY_REG_GPIO_C_MASK 0xf0000
#define AUDIO_PHY_REG_GPIO_C_BITS 0x4
#define AUDIO_PHY_REG_SPARE0 0xff0
#define AUDIO_PHY_REG_SPARE0_OFFSET 0
#define AUDIO_PHY_REG_SPARE0_MASK 0xffffffff
#define AUDIO_PHY_REG_SPARE0_BITS 0x20
#define AUDIO_PHY_REG_RXADC_CH0_SRC_SEL 0x130
#define AUDIO_PHY_REG_RXADC_CH0_SRC_SEL_OFFSET 0
#define AUDIO_PHY_REG_RXADC_CH0_SRC_SEL_MASK 0x3
#define AUDIO_PHY_REG_RXADC_CH0_SRC_SEL_BITS 0x2
#define AUDIO_PHY_REG_RXADC_CH1_SRC_SEL 0x130
#define AUDIO_PHY_REG_RXADC_CH1_SRC_SEL_OFFSET 2
#define AUDIO_PHY_REG_RXADC_CH1_SRC_SEL_MASK 0xc
#define AUDIO_PHY_REG_RXADC_CH1_SRC_SEL_BITS 0x2
#define AUDIO_PHY_REG_SPARE0 0xff0
#define AUDIO_PHY_REG_SPARE0_OFFSET 0
#define AUDIO_PHY_REG_SPARE0_MASK 0xffffffff
#define AUDIO_PHY_REG_SPARE0_BITS 0x20
#define AUDIO_PHY_REG_SPARE1 0xff4
#define AUDIO_PHY_REG_SPARE1_OFFSET 0
#define AUDIO_PHY_REG_SPARE1_MASK 0xffff
#define AUDIO_PHY_REG_SPARE1_BITS 0x10
#define AUDIO_PHY_REG_SPARE_RO 0xff8
#define AUDIO_PHY_REG_SPARE_RO_OFFSET 0
#define AUDIO_PHY_REG_SPARE_RO_MASK 0xffffffff
#define AUDIO_PHY_REG_SPARE_RO_BITS 0x20
#define AUDIO_PHY_REG_DATE_CODE 0xffc
#define AUDIO_PHY_REG_DATE_CODE_OFFSET 0
#define AUDIO_PHY_REG_DATE_CODE_MASK 0xffffffff
#define AUDIO_PHY_REG_DATE_CODE_BITS 0x20
#define CVI_I2S_EN 0x18
#define CVI_I2S_CLK_CTRL0 0x60
#define CVI_I2S_CLK_CTRL1 0x64
#define CVI_I2S_MCLK_OUT_EN_MASK 0x00000080
#define CVI_I2S_MCLK_OUT_EN BIT(7)
#define CVI_I2S_MCLK_OUT_OFF 0xFFFFFF7F
#define CVI_I2S_AU_EN_MASK 0x00000100
#define CVI_I2S_AU_EN BIT(8)
#define CVI_I2S_AU_OFF 0xFFFFFEFF
#define CVI_I2S_MCLK_MASK 0x0000FFFF
#define CVI_I2S_MCLK_DIV(l) ((l << 0) & 0x0000FFFF)
#ifdef CONFIG_PM_SLEEP
/* Store GPIO context across system-wide suspend/resume transitions */
struct cv181xadc_context {
u32 ctl0;
u32 ctl1;
u32 status;
u32 ana0;
u32 ana2;
u32 ana3;
};
struct cv181xdac_context {
u32 ctl0;
u32 ctl1;
u32 afe0;
u32 afe1;
u32 ana0;
u32 ana1;
u32 ana2;
};
#endif
struct cv181xadc {
void __iomem *adc_base;
struct clk *clk;
struct device *dev;
struct miscdevice miscdev;
void __iomem *mclk_source;
struct mutex mutex;
#ifdef CONFIG_PM_SLEEP
struct cv181xadc_context *reg_ctx;
#endif
};
struct cv181xdac {
void __iomem *dac_base;
struct clk *clk;
struct device *dev;
struct miscdevice miscdev;
struct mutex mutex;
#ifdef CONFIG_PM_SLEEP
struct cv181xdac_context *reg_ctx;
#endif
};
extern struct proc_dir_entry *proc_audio_dir;
#endif /* __CV181XADAC_H__ */
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