0545e9dc6d
commit d1edce71135cc6d98c0a4b5729774542b676e769 Author: sophgo-forum-service <forum_service@sophgo.com> Date: Fri Mar 15 16:07:33 2024 +0800 [fix] recommend using ssh method to clone repo. [fix] fix sensor driver repo branch name.
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C
// SPDX-License-Identifier: GPL-2.0
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/*
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* CVITEK CV1835 thermal driver
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*
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* Copyright 2020 CVITEK Inc.
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*/
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#include <linux/clk.h>
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|
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|
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|
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|
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|
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|
|
#define tempsen_top_tempsen_ch1_temp_th 0x44
|
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#define tempsen_top_tempsen_ch2_temp_th 0x48
|
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#define tempsen_top_tempsen_ch3_temp_th 0x4c
|
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|
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|
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|
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|
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#define tempsen_top_tempsen_ch2_temp_th_cnt 0x78
|
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#define tempsen_top_tempsen_ch3_temp_th_cnt 0x7c
|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
|
#define tempsen_top_sta_tempsen_ch0_result_OFFSET 0
|
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|
|
#define tempsen_top_sta_tempsen_ch0_max_result 0x20
|
|
#define tempsen_top_sta_tempsen_ch0_max_result_OFFSET 16
|
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|
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|
|
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|
|
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|
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|
|
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|
|
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|
|
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|
|
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|
|
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|
|
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|
|
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|
|
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|
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|
|
#define tempsen_top_sta_tempsen_ch2_result_OFFSET 0
|
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|
|
#define tempsen_top_sta_tempsen_ch2_max_result 0x28
|
|
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|
|
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|
|
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|
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|
|
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|
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|
|
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|
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|
|
#define tempsen_top_sta_tempsen_ch3_max_result 0x2c
|
|
#define tempsen_top_sta_tempsen_ch3_max_result_OFFSET 16
|
|
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|
|
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|
|
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|
|
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|
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|
|
#define tempsen_top_reg_tempsen_ch0_hi_th_OFFSET 0
|
|
#define tempsen_top_reg_tempsen_ch0_hi_th_MASK 0x1fff
|
|
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|
|
#define tempsen_top_reg_tempsen_ch0_lo_th_OFFSET 16
|
|
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|
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|
|
#define tempsen_top_reg_tempsen_ch1_hi_th_OFFSET 0
|
|
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|
|
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|
|
#define tempsen_top_reg_tempsen_ch1_lo_th_OFFSET 16
|
|
#define tempsen_top_reg_tempsen_ch1_lo_th_MASK 0x1fff0000
|
|
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|
|
#define tempsen_top_reg_tempsen_ch2_hi_th_OFFSET 0
|
|
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|
|
#define tempsen_top_reg_tempsen_ch2_lo_th 0x48
|
|
#define tempsen_top_reg_tempsen_ch2_lo_th_OFFSET 16
|
|
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|
|
#define tempsen_top_reg_tempsen_ch3_hi_th 0x4c
|
|
#define tempsen_top_reg_tempsen_ch3_hi_th_OFFSET 0
|
|
#define tempsen_top_reg_tempsen_ch3_hi_th_MASK 0x1fff
|
|
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|
|
#define tempsen_top_reg_tempsen_ch3_lo_th_OFFSET 16
|
|
#define tempsen_top_reg_tempsen_ch3_lo_th_MASK 0x1fff0000
|
|
#define tempsen_top_reg_tempsen_overheat_th 0x60
|
|
#define tempsen_top_reg_tempsen_overheat_th_OFFSET 0
|
|
#define tempsen_top_reg_tempsen_overheat_th_MASK 0x1fff
|
|
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|
|
#define tempsen_top_reg_tempsen_auto_cycle_OFFSET 0
|
|
#define tempsen_top_reg_tempsen_auto_cycle_MASK 0xffffff
|
|
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|
|
#define tempsen_top_reg_tempsen_auto_prediv_OFFSET 24
|
|
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|
|
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|
|
#define tempsen_top_reg_tempsen_overheat_cycle_OFFSET 0
|
|
#define tempsen_top_reg_tempsen_overheat_cycle_MASK 0x3fffffff
|
|
#define tempsen_top_reg_overheat_reset_clr 0x68
|
|
#define tempsen_top_reg_overheat_reset_clr_OFFSET 30
|
|
#define tempsen_top_reg_overheat_reset_clr_MASK 0x40000000
|
|
#define tempsen_top_reg_overheat_reset_en 0x68
|
|
#define tempsen_top_reg_overheat_reset_en_OFFSET 31
|
|
#define tempsen_top_reg_overheat_reset_en_MASK 0x80000000
|
|
#define tempsen_top_sta_tempsen_overheat_countdown 0x6c
|
|
#define tempsen_top_sta_tempsen_overheat_countdown_OFFSET 0
|
|
#define tempsen_top_sta_tempsen_overheat_countdown_MASK 0x3fffffff
|
|
#define tempsen_top_sta_overheat_reset 0x6c
|
|
#define tempsen_top_sta_overheat_reset_OFFSET 31
|
|
#define tempsen_top_sta_overheat_reset_MASK 0x80000000
|
|
#define tempsen_top_sta_ch0_over_hi_temp_th_cnt 0x70
|
|
#define tempsen_top_sta_ch0_over_hi_temp_th_cnt_OFFSET 0
|
|
#define tempsen_top_sta_ch0_over_hi_temp_th_cnt_MASK 0xff
|
|
#define tempsen_top_sta_ch0_under_lo_temp_th_cnt 0x70
|
|
#define tempsen_top_sta_ch0_under_lo_temp_th_cnt_OFFSET 8
|
|
#define tempsen_top_sta_ch0_under_lo_temp_th_cnt_MASK 0xff00
|
|
#define tempsen_top_reg_ch0_temp_th_cnt_clr 0x70
|
|
#define tempsen_top_reg_ch0_temp_th_cnt_clr_OFFSET 16
|
|
#define tempsen_top_reg_ch0_temp_th_cnt_clr_MASK 0x10000
|
|
#define tempsen_top_sta_ch1_over_hi_temp_th_cnt 0x74
|
|
#define tempsen_top_sta_ch1_over_hi_temp_th_cnt_OFFSET 0
|
|
#define tempsen_top_sta_ch1_over_hi_temp_th_cnt_MASK 0xff
|
|
#define tempsen_top_sta_ch1_under_lo_temp_th_cnt 0x74
|
|
#define tempsen_top_sta_ch1_under_lo_temp_th_cnt_OFFSET 8
|
|
#define tempsen_top_sta_ch1_under_lo_temp_th_cnt_MASK 0xff00
|
|
#define tempsen_top_reg_ch1_temp_th_cnt_clr 0x74
|
|
#define tempsen_top_reg_ch1_temp_th_cnt_clr_OFFSET 16
|
|
#define tempsen_top_reg_ch1_temp_th_cnt_clr_MASK 0x10000
|
|
#define tempsen_top_sta_ch2_over_hi_temp_th_cnt 0x78
|
|
#define tempsen_top_sta_ch2_over_hi_temp_th_cnt_OFFSET 0
|
|
#define tempsen_top_sta_ch2_over_hi_temp_th_cnt_MASK 0xff
|
|
#define tempsen_top_sta_ch2_under_lo_temp_th_cnt 0x78
|
|
#define tempsen_top_sta_ch2_under_lo_temp_th_cnt_OFFSET 8
|
|
#define tempsen_top_sta_ch2_under_lo_temp_th_cnt_MASK 0xff00
|
|
#define tempsen_top_reg_ch2_temp_th_cnt_clr 0x78
|
|
#define tempsen_top_reg_ch2_temp_th_cnt_clr_OFFSET 16
|
|
#define tempsen_top_reg_ch2_temp_th_cnt_clr_MASK 0x10000
|
|
#define tempsen_top_sta_ch3_over_hi_temp_th_cnt 0x7c
|
|
#define tempsen_top_sta_ch3_over_hi_temp_th_cnt_OFFSET 0
|
|
#define tempsen_top_sta_ch3_over_hi_temp_th_cnt_MASK 0xff
|
|
#define tempsen_top_sta_ch3_under_lo_temp_th_cnt 0x7c
|
|
#define tempsen_top_sta_ch3_under_lo_temp_th_cnt_OFFSET 8
|
|
#define tempsen_top_sta_ch3_under_lo_temp_th_cnt_MASK 0xff00
|
|
#define tempsen_top_reg_ch3_temp_th_cnt_clr 0x7c
|
|
#define tempsen_top_reg_ch3_temp_th_cnt_clr_OFFSET 16
|
|
#define tempsen_top_reg_ch3_temp_th_cnt_clr_MASK 0x10000
|
|
#define tempsen_top_reg_tempsen_force_result 0x80
|
|
#define tempsen_top_reg_tempsen_force_result_OFFSET 0
|
|
#define tempsen_top_reg_tempsen_force_result_MASK 0x1fff
|
|
#define tempsen_top_reg_tempsen_force_valid 0x80
|
|
#define tempsen_top_reg_tempsen_force_valid_OFFSET 13
|
|
#define tempsen_top_reg_tempsen_force_valid_MASK 0x2000
|
|
#define tempsen_top_reg_tempsen_force_busy 0x80
|
|
#define tempsen_top_reg_tempsen_force_busy_OFFSET 14
|
|
#define tempsen_top_reg_tempsen_force_busy_MASK 0x4000
|
|
#define tempsen_top_reg_tempsen_force_en 0x80
|
|
#define tempsen_top_reg_tempsen_force_en_OFFSET 15
|
|
#define tempsen_top_reg_tempsen_force_en_MASK 0x8000
|
|
|
|
#define TEMPSEN_MASK(REG_NAME) tempsen_top_##REG_NAME##_MASK
|
|
#define TEMPSEN_OFFSET(REG_NAME) tempsen_top_##REG_NAME##_OFFSET
|
|
#define TEMPSEN_SET(BASE_ADDR, REG_NAME, VAL) \
|
|
clrsetbits(BASE_ADDR + tempsen_top_##REG_NAME, \
|
|
TEMPSEN_MASK(REG_NAME), (VAL) << TEMPSEN_OFFSET(REG_NAME))
|
|
#define TEMPSEN_GET(BASE_ADDR, REG_NAME) \
|
|
((readl(BASE_ADDR + tempsen_top_##REG_NAME) & \
|
|
TEMPSEN_MASK(REG_NAME)) >> TEMPSEN_OFFSET(REG_NAME))
|
|
|
|
static void __maybe_unused clrsetbits(void __iomem *reg, u32 clrval, u32 setval)
|
|
{
|
|
u32 regval;
|
|
|
|
regval = readl(reg);
|
|
regval &= ~(clrval);
|
|
regval |= setval;
|
|
writel(regval, reg);
|
|
}
|
|
|
|
struct cv1835_thermal_zone {
|
|
unsigned int ch;
|
|
void __iomem *base;
|
|
struct cv1835_thermal *ct;
|
|
};
|
|
|
|
struct cv1835_thermal {
|
|
struct device *dev;
|
|
void __iomem *base;
|
|
struct clk *clk_tempsen;
|
|
};
|
|
|
|
static void cv1835_thermal_init(struct cv1835_thermal *ct)
|
|
{
|
|
void __iomem *base = ct->base;
|
|
u32 regval;
|
|
|
|
/* clear all interrupt status */
|
|
regval = TEMPSEN_GET(base, sta_tempsen_intr_raw);
|
|
TEMPSEN_SET(base, sta_tempsen_intr_clr, regval);
|
|
|
|
/* clear max result */
|
|
TEMPSEN_SET(base, clr_tempsen_ch0_max_result, 1);
|
|
TEMPSEN_SET(base, clr_tempsen_ch1_max_result, 1);
|
|
|
|
/* set chop period to 3:1024T */
|
|
TEMPSEN_SET(base, reg_tempsen_chopsel, 0x3);
|
|
|
|
/* set acc period to 2:2048T*/
|
|
TEMPSEN_SET(base, reg_tempsen_accsel, 0x2);
|
|
|
|
/* set tempsen clock divider to 25M/(0x31+1)= 0.5M ,T=2us */
|
|
TEMPSEN_SET(base, reg_tempsen_cyc_clkdiv, 0x31);
|
|
|
|
/* set reg_tempsen_auto_cycle */
|
|
TEMPSEN_SET(base, reg_tempsen_auto_cycle, 0x100000);
|
|
|
|
/* enable tempsen channel */
|
|
TEMPSEN_SET(base, reg_tempsen_sel, 0x3);
|
|
TEMPSEN_SET(base, reg_tempsen_en, 1);
|
|
}
|
|
|
|
static void cv1835_thermal_uninit(struct cv1835_thermal *ct)
|
|
{
|
|
void __iomem *base = ct->base;
|
|
u32 regval;
|
|
|
|
/* disable all tempsen channel */
|
|
TEMPSEN_SET(base, reg_tempsen_sel, 0);
|
|
TEMPSEN_SET(base, reg_tempsen_en, 0);
|
|
|
|
/* clear all interrupt status */
|
|
regval = TEMPSEN_GET(base, sta_tempsen_intr_raw);
|
|
TEMPSEN_SET(base, sta_tempsen_intr_clr, regval);
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}
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static int calc_temp(uint32_t result)
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{
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return ((result * 1000) * 716 / 2048 - 273000);
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/* Original calculation formula */
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// return ((result * 1000) / 2048 * 716 - 273000);
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}
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static int cv1835_read_temp(void *data, int *temperature)
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{
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struct cv1835_thermal_zone *ctz = data;
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void __iomem *base = ctz->base;
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unsigned int ch = ctz->ch;
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u32 result;
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/* read temperature */
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switch (ch) {
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case 0:
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result = TEMPSEN_GET(base, sta_tempsen_ch0_result); break;
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case 1:
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result = TEMPSEN_GET(base, sta_tempsen_ch1_result); break;
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default:
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result = 0;
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}
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*temperature = calc_temp(result);
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pr_debug("ch%d temp = %d mC(0x%x)\n", ch, *temperature, result);
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return 0;
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}
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static const struct thermal_zone_of_device_ops cv1835_thermal_ops = {
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.get_temp = cv1835_read_temp,
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};
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static const struct of_device_id cv1835_thermal_of_match[] = {
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{
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.compatible = "cvitek,cv1835-thermal",
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},
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{},
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};
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MODULE_DEVICE_TABLE(of, cv1835_thermal_of_match);
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static int cv1835_thermal_probe(struct platform_device *pdev)
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{
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struct cv1835_thermal *ct;
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struct cv1835_thermal_zone *ctz;
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struct resource *res;
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struct thermal_zone_device *tz;
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int i;
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ct = devm_kzalloc(&pdev->dev, sizeof(*ct), GFP_KERNEL);
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if (!ct)
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return -ENOMEM;
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ct->clk_tempsen = devm_clk_get(&pdev->dev, "clk_tempsen");
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|
if (IS_ERR(ct->clk_tempsen)) {
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|
dev_err(&pdev->dev, "failed to get clk_tempsen\n");
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|
return PTR_ERR(ct->clk_tempsen);
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}
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/* enable clk_tempsen */
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clk_prepare_enable(ct->clk_tempsen);
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res = platform_get_resource(pdev, IORESOURCE_MEM, 0);
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|
ct->base = devm_ioremap_resource(&pdev->dev, res);
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if (IS_ERR(ct->base)) {
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|
dev_err(&pdev->dev, "failed to map tempsen registers\n");
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|
return PTR_ERR(ct->base);
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|
}
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ct->dev = &pdev->dev;
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cv1835_thermal_init(ct);
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platform_set_drvdata(pdev, ct);
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for (i = 0; i < 2; i++) {
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ctz = devm_kzalloc(&pdev->dev, sizeof(*ctz), GFP_KERNEL);
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|
if (!ctz)
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|
return -ENOMEM;
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ctz->base = ct->base;
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ctz->ct = ct;
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ctz->ch = i;
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tz = devm_thermal_zone_of_sensor_register(&pdev->dev, i, ctz,
|
|
&cv1835_thermal_ops);
|
|
if (IS_ERR(tz)) {
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|
dev_err(&pdev->dev, "failed to register thermal zone %d\n", i);
|
|
return PTR_ERR(tz);
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|
}
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|
}
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return 0;
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|
}
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static int cv1835_thermal_remove(struct platform_device *pdev)
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{
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struct cv1835_thermal *ct = platform_get_drvdata(pdev);
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cv1835_thermal_uninit(ct);
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clk_disable_unprepare(ct->clk_tempsen);
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return 0;
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}
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static struct platform_driver cv1835_thermal_driver = {
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.probe = cv1835_thermal_probe,
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.remove = cv1835_thermal_remove,
|
|
.driver = {
|
|
.name = "cv1835-thermal",
|
|
.of_match_table = cv1835_thermal_of_match,
|
|
},
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|
};
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module_platform_driver(cv1835_thermal_driver);
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MODULE_DESCRIPTION("CV1835 thermal driver");
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